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e4c7c3dbe4
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Load diff
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@ -1,27 +0,0 @@
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#ifndef SUN4M_H
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#define SUN4M_H
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#include "qemu-common.h"
|
||||
#include "exec/hwaddr.h"
|
||||
#include "qapi/qmp/types.h"
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||||
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||||
/* Devices used by sparc32 system. */
|
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/* iommu.c */
|
||||
void sparc_iommu_memory_rw(void *opaque, hwaddr addr,
|
||||
uint8_t *buf, int len, int is_write);
|
||||
static inline void sparc_iommu_memory_read(void *opaque,
|
||||
hwaddr addr,
|
||||
uint8_t *buf, int len)
|
||||
{
|
||||
sparc_iommu_memory_rw(opaque, addr, buf, len, 0);
|
||||
}
|
||||
|
||||
static inline void sparc_iommu_memory_write(void *opaque,
|
||||
hwaddr addr,
|
||||
uint8_t *buf, int len)
|
||||
{
|
||||
sparc_iommu_memory_rw(opaque, addr, buf, len, 1);
|
||||
}
|
||||
|
||||
#endif
|
||||
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@ -1,4 +1,3 @@
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|||
#obj-$(CONFIG_SOFTMMU) += machine.o
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||||
obj-y += translate.o helper.o cpu.o
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||||
obj-y += fop_helper.o cc_helper.o win_helper.o mmu_helper.o ldst_helper.o
|
||||
obj-$(TARGET_SPARC) += int32_helper.o
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||||
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@ -1,208 +0,0 @@
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|||
/*
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||||
* SPARC gdb server stub
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||||
*
|
||||
* Copyright (c) 2003-2005 Fabrice Bellard
|
||||
* Copyright (c) 2013 SUSE LINUX Products GmbH
|
||||
*
|
||||
* This library is free software; you can redistribute it and/or
|
||||
* modify it under the terms of the GNU Lesser General Public
|
||||
* License as published by the Free Software Foundation; either
|
||||
* version 2 of the License, or (at your option) any later version.
|
||||
*
|
||||
* This library is distributed in the hope that it will be useful,
|
||||
* but WITHOUT ANY WARRANTY; without even the implied warranty of
|
||||
* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the GNU
|
||||
* Lesser General Public License for more details.
|
||||
*
|
||||
* You should have received a copy of the GNU Lesser General Public
|
||||
* License along with this library; if not, see <http://www.gnu.org/licenses/>.
|
||||
*/
|
||||
#include "config.h"
|
||||
#include "qemu-common.h"
|
||||
#include "exec/gdbstub.h"
|
||||
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||||
#ifdef TARGET_ABI32
|
||||
#define gdb_get_rega(buf, val) gdb_get_reg32(buf, val)
|
||||
#else
|
||||
#define gdb_get_rega(buf, val) gdb_get_regl(buf, val)
|
||||
#endif
|
||||
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||||
int sparc_cpu_gdb_read_register(CPUState *cs, uint8_t *mem_buf, int n)
|
||||
{
|
||||
SPARCCPU *cpu = SPARC_CPU(cs);
|
||||
CPUSPARCState *env = &cpu->env;
|
||||
|
||||
if (n < 8) {
|
||||
/* g0..g7 */
|
||||
return gdb_get_rega(mem_buf, env->gregs[n]);
|
||||
}
|
||||
if (n < 32) {
|
||||
/* register window */
|
||||
return gdb_get_rega(mem_buf, env->regwptr[n - 8]);
|
||||
}
|
||||
#if defined(TARGET_ABI32) || !defined(TARGET_SPARC64)
|
||||
if (n < 64) {
|
||||
/* fprs */
|
||||
if (n & 1) {
|
||||
return gdb_get_reg32(mem_buf, env->fpr[(n - 32) / 2].l.lower);
|
||||
} else {
|
||||
return gdb_get_reg32(mem_buf, env->fpr[(n - 32) / 2].l.upper);
|
||||
}
|
||||
}
|
||||
/* Y, PSR, WIM, TBR, PC, NPC, FPSR, CPSR */
|
||||
switch (n) {
|
||||
case 64:
|
||||
return gdb_get_rega(mem_buf, env->y);
|
||||
case 65:
|
||||
return gdb_get_rega(mem_buf, cpu_get_psr(env));
|
||||
case 66:
|
||||
return gdb_get_rega(mem_buf, env->wim);
|
||||
case 67:
|
||||
return gdb_get_rega(mem_buf, env->tbr);
|
||||
case 68:
|
||||
return gdb_get_rega(mem_buf, env->pc);
|
||||
case 69:
|
||||
return gdb_get_rega(mem_buf, env->npc);
|
||||
case 70:
|
||||
return gdb_get_rega(mem_buf, env->fsr);
|
||||
case 71:
|
||||
return gdb_get_rega(mem_buf, 0); /* csr */
|
||||
default:
|
||||
return gdb_get_rega(mem_buf, 0);
|
||||
}
|
||||
#else
|
||||
if (n < 64) {
|
||||
/* f0-f31 */
|
||||
if (n & 1) {
|
||||
return gdb_get_reg32(mem_buf, env->fpr[(n - 32) / 2].l.lower);
|
||||
} else {
|
||||
return gdb_get_reg32(mem_buf, env->fpr[(n - 32) / 2].l.upper);
|
||||
}
|
||||
}
|
||||
if (n < 80) {
|
||||
/* f32-f62 (double width, even numbers only) */
|
||||
return gdb_get_reg64(mem_buf, env->fpr[(n - 32) / 2].ll);
|
||||
}
|
||||
switch (n) {
|
||||
case 80:
|
||||
return gdb_get_regl(mem_buf, env->pc);
|
||||
case 81:
|
||||
return gdb_get_regl(mem_buf, env->npc);
|
||||
case 82:
|
||||
return gdb_get_regl(mem_buf, (cpu_get_ccr(env) << 32) |
|
||||
((env->asi & 0xff) << 24) |
|
||||
((env->pstate & 0xfff) << 8) |
|
||||
cpu_get_cwp64(env));
|
||||
case 83:
|
||||
return gdb_get_regl(mem_buf, env->fsr);
|
||||
case 84:
|
||||
return gdb_get_regl(mem_buf, env->fprs);
|
||||
case 85:
|
||||
return gdb_get_regl(mem_buf, env->y);
|
||||
}
|
||||
#endif
|
||||
return 0;
|
||||
}
|
||||
|
||||
int sparc_cpu_gdb_write_register(CPUState *cs, uint8_t *mem_buf, int n)
|
||||
{
|
||||
SPARCCPU *cpu = SPARC_CPU(cs);
|
||||
CPUSPARCState *env = &cpu->env;
|
||||
#if defined(TARGET_ABI32)
|
||||
abi_ulong tmp;
|
||||
|
||||
tmp = ldl_p(mem_buf);
|
||||
#else
|
||||
target_ulong tmp;
|
||||
|
||||
tmp = ldtul_p(mem_buf);
|
||||
#endif
|
||||
|
||||
if (n < 8) {
|
||||
/* g0..g7 */
|
||||
env->gregs[n] = tmp;
|
||||
} else if (n < 32) {
|
||||
/* register window */
|
||||
env->regwptr[n - 8] = tmp;
|
||||
}
|
||||
#if defined(TARGET_ABI32) || !defined(TARGET_SPARC64)
|
||||
else if (n < 64) {
|
||||
/* fprs */
|
||||
/* f0-f31 */
|
||||
if (n & 1) {
|
||||
env->fpr[(n - 32) / 2].l.lower = tmp;
|
||||
} else {
|
||||
env->fpr[(n - 32) / 2].l.upper = tmp;
|
||||
}
|
||||
} else {
|
||||
/* Y, PSR, WIM, TBR, PC, NPC, FPSR, CPSR */
|
||||
switch (n) {
|
||||
case 64:
|
||||
env->y = tmp;
|
||||
break;
|
||||
case 65:
|
||||
cpu_put_psr(env, tmp);
|
||||
break;
|
||||
case 66:
|
||||
env->wim = tmp;
|
||||
break;
|
||||
case 67:
|
||||
env->tbr = tmp;
|
||||
break;
|
||||
case 68:
|
||||
env->pc = tmp;
|
||||
break;
|
||||
case 69:
|
||||
env->npc = tmp;
|
||||
break;
|
||||
case 70:
|
||||
env->fsr = tmp;
|
||||
break;
|
||||
default:
|
||||
return 0;
|
||||
}
|
||||
}
|
||||
return 4;
|
||||
#else
|
||||
else if (n < 64) {
|
||||
/* f0-f31 */
|
||||
tmp = ldl_p(mem_buf);
|
||||
if (n & 1) {
|
||||
env->fpr[(n - 32) / 2].l.lower = tmp;
|
||||
} else {
|
||||
env->fpr[(n - 32) / 2].l.upper = tmp;
|
||||
}
|
||||
return 4;
|
||||
} else if (n < 80) {
|
||||
/* f32-f62 (double width, even numbers only) */
|
||||
env->fpr[(n - 32) / 2].ll = tmp;
|
||||
} else {
|
||||
switch (n) {
|
||||
case 80:
|
||||
env->pc = tmp;
|
||||
break;
|
||||
case 81:
|
||||
env->npc = tmp;
|
||||
break;
|
||||
case 82:
|
||||
cpu_put_ccr(env, tmp >> 32);
|
||||
env->asi = (tmp >> 24) & 0xff;
|
||||
env->pstate = (tmp >> 8) & 0xfff;
|
||||
cpu_put_cwp64(env, tmp & 0xff);
|
||||
break;
|
||||
case 83:
|
||||
env->fsr = tmp;
|
||||
break;
|
||||
case 84:
|
||||
env->fprs = tmp;
|
||||
break;
|
||||
case 85:
|
||||
env->y = tmp;
|
||||
break;
|
||||
default:
|
||||
return 0;
|
||||
}
|
||||
}
|
||||
return 8;
|
||||
#endif
|
||||
}
|
||||
|
|
@ -1,218 +0,0 @@
|
|||
#include "hw/hw.h"
|
||||
#include "hw/boards.h"
|
||||
#include "qemu/timer.h"
|
||||
|
||||
#include "cpu.h"
|
||||
|
||||
void cpu_save(QEMUFile *f, void *opaque)
|
||||
{
|
||||
CPUSPARCState *env = opaque;
|
||||
int i;
|
||||
uint32_t tmp;
|
||||
|
||||
// if env->cwp == env->nwindows - 1, this will set the ins of the last
|
||||
// window as the outs of the first window
|
||||
cpu_set_cwp(env, env->cwp);
|
||||
|
||||
for(i = 0; i < 8; i++)
|
||||
qemu_put_betls(f, &env->gregs[i]);
|
||||
qemu_put_be32s(f, &env->nwindows);
|
||||
for(i = 0; i < env->nwindows * 16; i++)
|
||||
qemu_put_betls(f, &env->regbase[i]);
|
||||
|
||||
/* FPU */
|
||||
for (i = 0; i < TARGET_DPREGS; i++) {
|
||||
qemu_put_be32(f, env->fpr[i].l.upper);
|
||||
qemu_put_be32(f, env->fpr[i].l.lower);
|
||||
}
|
||||
|
||||
qemu_put_betls(f, &env->pc);
|
||||
qemu_put_betls(f, &env->npc);
|
||||
qemu_put_betls(f, &env->y);
|
||||
tmp = cpu_get_psr(env);
|
||||
qemu_put_be32(f, tmp);
|
||||
qemu_put_betls(f, &env->fsr);
|
||||
qemu_put_betls(f, &env->tbr);
|
||||
tmp = env->interrupt_index;
|
||||
qemu_put_be32(f, tmp);
|
||||
qemu_put_be32s(f, &env->pil_in);
|
||||
#ifndef TARGET_SPARC64
|
||||
qemu_put_be32s(f, &env->wim);
|
||||
/* MMU */
|
||||
for (i = 0; i < 32; i++)
|
||||
qemu_put_be32s(f, &env->mmuregs[i]);
|
||||
for (i = 0; i < 4; i++) {
|
||||
qemu_put_be64s(f, &env->mxccdata[i]);
|
||||
}
|
||||
for (i = 0; i < 8; i++) {
|
||||
qemu_put_be64s(f, &env->mxccregs[i]);
|
||||
}
|
||||
qemu_put_be32s(f, &env->mmubpctrv);
|
||||
qemu_put_be32s(f, &env->mmubpctrc);
|
||||
qemu_put_be32s(f, &env->mmubpctrs);
|
||||
qemu_put_be64s(f, &env->mmubpaction);
|
||||
for (i = 0; i < 4; i++) {
|
||||
qemu_put_be64s(f, &env->mmubpregs[i]);
|
||||
}
|
||||
#else
|
||||
qemu_put_be64s(f, &env->lsu);
|
||||
for (i = 0; i < 16; i++) {
|
||||
qemu_put_be64s(f, &env->immuregs[i]);
|
||||
qemu_put_be64s(f, &env->dmmuregs[i]);
|
||||
}
|
||||
for (i = 0; i < 64; i++) {
|
||||
qemu_put_be64s(f, &env->itlb[i].tag);
|
||||
qemu_put_be64s(f, &env->itlb[i].tte);
|
||||
qemu_put_be64s(f, &env->dtlb[i].tag);
|
||||
qemu_put_be64s(f, &env->dtlb[i].tte);
|
||||
}
|
||||
qemu_put_be32s(f, &env->mmu_version);
|
||||
for (i = 0; i < MAXTL_MAX; i++) {
|
||||
qemu_put_be64s(f, &env->ts[i].tpc);
|
||||
qemu_put_be64s(f, &env->ts[i].tnpc);
|
||||
qemu_put_be64s(f, &env->ts[i].tstate);
|
||||
qemu_put_be32s(f, &env->ts[i].tt);
|
||||
}
|
||||
qemu_put_be32s(f, &env->xcc);
|
||||
qemu_put_be32s(f, &env->asi);
|
||||
qemu_put_be32s(f, &env->pstate);
|
||||
qemu_put_be32s(f, &env->tl);
|
||||
qemu_put_be32s(f, &env->cansave);
|
||||
qemu_put_be32s(f, &env->canrestore);
|
||||
qemu_put_be32s(f, &env->otherwin);
|
||||
qemu_put_be32s(f, &env->wstate);
|
||||
qemu_put_be32s(f, &env->cleanwin);
|
||||
for (i = 0; i < 8; i++)
|
||||
qemu_put_be64s(f, &env->agregs[i]);
|
||||
for (i = 0; i < 8; i++)
|
||||
qemu_put_be64s(f, &env->bgregs[i]);
|
||||
for (i = 0; i < 8; i++)
|
||||
qemu_put_be64s(f, &env->igregs[i]);
|
||||
for (i = 0; i < 8; i++)
|
||||
qemu_put_be64s(f, &env->mgregs[i]);
|
||||
qemu_put_be64s(f, &env->fprs);
|
||||
qemu_put_be64s(f, &env->tick_cmpr);
|
||||
qemu_put_be64s(f, &env->stick_cmpr);
|
||||
cpu_put_timer(f, env->tick);
|
||||
cpu_put_timer(f, env->stick);
|
||||
qemu_put_be64s(f, &env->gsr);
|
||||
qemu_put_be32s(f, &env->gl);
|
||||
qemu_put_be64s(f, &env->hpstate);
|
||||
for (i = 0; i < MAXTL_MAX; i++)
|
||||
qemu_put_be64s(f, &env->htstate[i]);
|
||||
qemu_put_be64s(f, &env->hintp);
|
||||
qemu_put_be64s(f, &env->htba);
|
||||
qemu_put_be64s(f, &env->hver);
|
||||
qemu_put_be64s(f, &env->hstick_cmpr);
|
||||
qemu_put_be64s(f, &env->ssr);
|
||||
cpu_put_timer(f, env->hstick);
|
||||
#endif
|
||||
}
|
||||
|
||||
int cpu_load(QEMUFile *f, void *opaque, int version_id)
|
||||
{
|
||||
CPUSPARCState *env = opaque;
|
||||
SPARCCPU *cpu = sparc_env_get_cpu(env);
|
||||
int i;
|
||||
uint32_t tmp;
|
||||
|
||||
if (version_id < 6)
|
||||
return -EINVAL;
|
||||
for(i = 0; i < 8; i++)
|
||||
qemu_get_betls(f, &env->gregs[i]);
|
||||
qemu_get_be32s(f, &env->nwindows);
|
||||
for(i = 0; i < env->nwindows * 16; i++)
|
||||
qemu_get_betls(f, &env->regbase[i]);
|
||||
|
||||
/* FPU */
|
||||
for (i = 0; i < TARGET_DPREGS; i++) {
|
||||
env->fpr[i].l.upper = qemu_get_be32(f);
|
||||
env->fpr[i].l.lower = qemu_get_be32(f);
|
||||
}
|
||||
|
||||
qemu_get_betls(f, &env->pc);
|
||||
qemu_get_betls(f, &env->npc);
|
||||
qemu_get_betls(f, &env->y);
|
||||
tmp = qemu_get_be32(f);
|
||||
env->cwp = 0; /* needed to ensure that the wrapping registers are
|
||||
correctly updated */
|
||||
cpu_put_psr(env, tmp);
|
||||
qemu_get_betls(f, &env->fsr);
|
||||
qemu_get_betls(f, &env->tbr);
|
||||
tmp = qemu_get_be32(f);
|
||||
env->interrupt_index = tmp;
|
||||
qemu_get_be32s(f, &env->pil_in);
|
||||
#ifndef TARGET_SPARC64
|
||||
qemu_get_be32s(f, &env->wim);
|
||||
/* MMU */
|
||||
for (i = 0; i < 32; i++)
|
||||
qemu_get_be32s(f, &env->mmuregs[i]);
|
||||
for (i = 0; i < 4; i++) {
|
||||
qemu_get_be64s(f, &env->mxccdata[i]);
|
||||
}
|
||||
for (i = 0; i < 8; i++) {
|
||||
qemu_get_be64s(f, &env->mxccregs[i]);
|
||||
}
|
||||
qemu_get_be32s(f, &env->mmubpctrv);
|
||||
qemu_get_be32s(f, &env->mmubpctrc);
|
||||
qemu_get_be32s(f, &env->mmubpctrs);
|
||||
qemu_get_be64s(f, &env->mmubpaction);
|
||||
for (i = 0; i < 4; i++) {
|
||||
qemu_get_be64s(f, &env->mmubpregs[i]);
|
||||
}
|
||||
#else
|
||||
qemu_get_be64s(f, &env->lsu);
|
||||
for (i = 0; i < 16; i++) {
|
||||
qemu_get_be64s(f, &env->immuregs[i]);
|
||||
qemu_get_be64s(f, &env->dmmuregs[i]);
|
||||
}
|
||||
for (i = 0; i < 64; i++) {
|
||||
qemu_get_be64s(f, &env->itlb[i].tag);
|
||||
qemu_get_be64s(f, &env->itlb[i].tte);
|
||||
qemu_get_be64s(f, &env->dtlb[i].tag);
|
||||
qemu_get_be64s(f, &env->dtlb[i].tte);
|
||||
}
|
||||
qemu_get_be32s(f, &env->mmu_version);
|
||||
for (i = 0; i < MAXTL_MAX; i++) {
|
||||
qemu_get_be64s(f, &env->ts[i].tpc);
|
||||
qemu_get_be64s(f, &env->ts[i].tnpc);
|
||||
qemu_get_be64s(f, &env->ts[i].tstate);
|
||||
qemu_get_be32s(f, &env->ts[i].tt);
|
||||
}
|
||||
qemu_get_be32s(f, &env->xcc);
|
||||
qemu_get_be32s(f, &env->asi);
|
||||
qemu_get_be32s(f, &env->pstate);
|
||||
qemu_get_be32s(f, &env->tl);
|
||||
qemu_get_be32s(f, &env->cansave);
|
||||
qemu_get_be32s(f, &env->canrestore);
|
||||
qemu_get_be32s(f, &env->otherwin);
|
||||
qemu_get_be32s(f, &env->wstate);
|
||||
qemu_get_be32s(f, &env->cleanwin);
|
||||
for (i = 0; i < 8; i++)
|
||||
qemu_get_be64s(f, &env->agregs[i]);
|
||||
for (i = 0; i < 8; i++)
|
||||
qemu_get_be64s(f, &env->bgregs[i]);
|
||||
for (i = 0; i < 8; i++)
|
||||
qemu_get_be64s(f, &env->igregs[i]);
|
||||
for (i = 0; i < 8; i++)
|
||||
qemu_get_be64s(f, &env->mgregs[i]);
|
||||
qemu_get_be64s(f, &env->fprs);
|
||||
qemu_get_be64s(f, &env->tick_cmpr);
|
||||
qemu_get_be64s(f, &env->stick_cmpr);
|
||||
cpu_get_timer(f, env->tick);
|
||||
cpu_get_timer(f, env->stick);
|
||||
qemu_get_be64s(f, &env->gsr);
|
||||
qemu_get_be32s(f, &env->gl);
|
||||
qemu_get_be64s(f, &env->hpstate);
|
||||
for (i = 0; i < MAXTL_MAX; i++)
|
||||
qemu_get_be64s(f, &env->htstate[i]);
|
||||
qemu_get_be64s(f, &env->hintp);
|
||||
qemu_get_be64s(f, &env->htba);
|
||||
qemu_get_be64s(f, &env->hver);
|
||||
qemu_get_be64s(f, &env->hstick_cmpr);
|
||||
qemu_get_be64s(f, &env->ssr);
|
||||
cpu_get_timer(f, env->hstick);
|
||||
#endif
|
||||
tlb_flush(CPU(cpu), 1);
|
||||
return 0;
|
||||
}
|
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